al-nafisah/fpga-project-analyzer は、Vivado・Zynq・PYNQ プロジェクトの接続構成をオフライン HTML 図として示す Python コマンドラインツールだ。リポジトリの説明によれば、図は Vivado スタイルで、回路図の中へ段階的に入りながら探索できる。FACTS には最新のリリース版として別途示されたバージョンは与えられていない。リポジトリは MIT ライセンスで、AI コーディングエージェントが利用可能なスキルとしても配布されている。
このツールは設計の接続を調べながら、クロックドメインクロッシングやピン制約の抜け、リセット極性、アドレスマップなどを点検項目として提示する。クロックドメインクロッシング（clock domain crossing）とは、異なるクロック領域の間で信号が行き交う地点のことだ。README は、Vivado がタイミングパスと表示した設計でも、ピン制約の抜けや非同期クロッククロッシングの問題が見つかった事例を挙げる。そのためこのツールは、タイミングパスの有無だけでは見落としうる構造的な点検候補を確認することに重点を置いている。
ただし、Vivado なしで読む RTL 分析には限界があり、図や点検結果が元設計の検証を代行するわけではない。README も検出項目を確認済みの欠陥ではなく、元設計で確かめるべき候補として説明している。よって、このツールの出力は設計上の問題を断定するためではなく、追加の検討が必要な箇所を見つけるための資料として捉えるのが正確だ。