al-nafisah/fpga-project-analyzer는 Vivado·Zynq·PYNQ 프로젝트의 연결 구조를 오프라인 HTML 다이어그램으로 보여 주는 Python 명령줄 도구다. 저장소 설명에 따르면 다이어그램은 Vivado 스타일이며, 회로도 안으로 단계적으로 들어가는 탐색을 지원한다. 별도의 최신 릴리스 버전은 FACTS에 주어지지 않았다. 저장소는 MIT 라이선스이며 AI 코딩 에이전트가 사용할 수 있는 스킬 형태로도 배포된다.
이 도구는 설계 연결을 살펴보면서 클록 도메인 교차와 핀 제약 누락, 리셋 극성, 주소 맵 등을 점검할 항목으로 제시한다. 클록 도메인 교차(clock domain crossing)는 서로 다른 클록 영역 사이에서 신호가 오가는 지점이다. README는 Vivado가 타이밍 통과로 표시한 설계에서도 핀 제약 누락과 비동기 클록 교차 문제를 발견하는 사례를 든다. 따라서 타이밍 통과 여부만으로 놓칠 수 있는 구조상의 점검 후보를 확인하는 데 초점을 둔다.
다만 Vivado 없이 읽는 RTL 분석에는 한계가 있고, 다이어그램과 점검 결과가 원본 설계의 검증을 대신하지는 않는다. README도 발견 항목을 확정된 결함이 아닌 원본 설계에서 확인할 후보로 설명한다. 그러므로 이 도구의 결과는 설계 문제를 단정하기보다 추가 검토가 필요한 지점을 찾는 자료로 보는 편이 정확하다.